Fault Grade Versus Development Time

Economic Trade-Off for a Testable Design

 

1.DFT是什么？

 

DFT是一种在芯片设计阶段就引入测试逻辑的设计方法。它的核心目标是通过在芯片中加入特殊的测试电路，使芯片在制造完成后能够更高效、更准确地进行测试，从而快速发现制造过程中的缺陷（如短路、断路等），并验证设计的正确性。DFT技术主要分为功能测试和制造测试。功能测试主要用于查找设计上可能存在的错误，验证电路的逻辑行为是否符合预期；而制造测试则专注于发现制造过程中可能出现的物理缺陷。

SA0 SA1 Fault  Schematic & layout

 

2.为什么要做DFT？

 

随着芯片制程的不断缩小，芯片的规模和复杂度不断增加，测试成本也急剧上升。在早期，芯片设计相对简单，测试主要依靠工程师手动编写测试向量，这种方法不仅耗时耗力，而且难以覆盖复杂的故障模式。如今，DFT技术通过引入各种自动化测试方法，如扫描链（Scan Chain）、内建自测试（MBIST）和边界扫描（Boundary Scan）等，大大提高了测试效率，降低了测试成本。

根据世界半导体贸易统计组织（WSTS）的数据，2024年全球半导体市场规模已达到6430亿美元，同比增长7.3%。预计2025年，全球半导体市场规模将进一步增长至6971亿美元，同比增长11%。其中，芯片设计作为半导体产业链的重要一环，其市场规模和增长速度同样引人注目。中国作为全球最大的半导体市场，芯片设计行业在近年来取得了显著增长。据中国电子信息产业发展研究院（CCID）统计，2024年中国芯片设计行业销售规模已超过6500亿元人民币，同比增长10%以上。这一增长主要得益于国内电子产品需求的增加、新兴技术的快速发展以及政府对半导体产业的支持。

DFT技术的另一个重要优势是能够显著缩短芯片的开发周期。通过在设计阶段就考虑测试问题，工程师可以在芯片制造之前发现潜在的设计问题，避免了在制造完成后才发现问题而导致的昂贵返工。此外，DFT技术还提高了芯片的可靠性，通过在芯片中加入额外的测试逻辑，能够在制造过程中检测出更多的缺陷，从而提高产品的整体质量。

 

3.DFT的核心技术

 

（一）Scan Chain

扫描链是DFT技术中最常见的方法之一，主要用于测试时序电路。其基本原理是将芯片中的寄存器（Flip-Flop）重新配置为一个长的移位寄存器，在正常模式下，寄存器正常工作；而在扫描模式下，寄存器可以像移位寄存器一样加载和卸载数据。通过这种方式，工程师可以快速地将测试向量加载到寄存器中，并观察寄存器的输出，从而检测寄存器和组合逻辑之间的连接是否正确。

扫描链技术的优势在于它能够将复杂的时序电路测试问题转化为组合逻辑的测试问题，大大简化了测试向量的生成和应用。此外，扫描链还支持自动化测试向量生成（ATPG），进一步提高了测试效率。根据最新的研究，Scan chain技术在某些复杂芯片中的应用可以将Test coverage提高到99%以上。

（二）MBIST

MBIST是一种在芯片内部集成自测试逻辑的技术，主要用于测试芯片中的存储资源，如ROM和RAM。MBIST逻辑可以在芯片内部生成测试向量，并将测试结果与预期值进行比较，从而判断存储器是否存在缺陷。与传统的外部测试方法相比，MBIST不仅提高了测试效率，还减少了对昂贵测试设备的依赖。

MBIST技术的关键在于其测试算法的设计。为了确保测试的全面性和准确性，MBIST算法需要能够覆盖存储器的所有可能故障模式。根据最新的研究，MBIST技术可以将存储器测试时间缩短50%以上。此外，MBIST还需要考虑芯片的功耗和性能影响，以确保在测试过程中不会对芯片的正常运行产生负面影响。

如下图所示为最basic的Mbist solution components。虚线部分为最基础内容，任何的Mbist solution都必须包含。其他为可选项。而其他的软件算法变成，mem repair，diagnositcs，yield learning要看具体的公司和相应的design自行设计。

 

（三）Boundary Scan

边界扫描技术主要用于测试芯片与外部封装、I/O接口以及芯片之间的互联。通过在芯片的边界处插入扫描单元，工程师可以在不接触芯片内部电路的情况下，对芯片的输入输出引脚进行测试。边界扫描技术的一个重要标准是JTAG（Joint Test Action Group），它允许多个芯片通过JTAG接口串联在一起，形成一个JTAG链，从而实现对整个系统的测试。

 

Boundary Scan Example

Boundary Scan技术的优势在于它能够提供对芯片外部连接的全面测试，减少了对物理接触测试点的需求。此外，边界扫描还支持ATPG和故障诊断，进一步提高了测试效率。根据最新的研究，边界扫描技术可以将芯片的外部连接test coverage提高到98%以上。

Boundary-Scan Example

 

4.DFT工程师的职责

 

DFT工程师在芯片设计和测试过程中扮演着至关重要的角色。他们的主要职责包括：

芯片级DFT设计与集成：负责在芯片设计阶段引入DFT逻辑，包括扫描链、MBIST和JTAG等技术的集成。

测试向量的自动生成及仿真：利用自动化工具生成测试向量，并通过仿真验证测试向量的有效性。

与逻辑设计工程师合作：与逻辑设计工程师紧密合作，优化DFT逻辑的设计，提高test coverage。

与TE合作：调试并解决在测试过程中发现的问题。

芯片级综合与后端设计：参与芯片的综合和后端设计，确保DFT逻辑与芯片的整体设计兼容。

FV：通过形式验证方法验证DFT逻辑的正确性，确保其能够准确地检测出芯片的缺陷。

 

5.DFT技术的最新趋势与挑战

 

（一）AI在DFT中的应用

随着AI技术的快速发展，AI在DFT领域的应用也逐渐崭露头角。AI技术可以通过机器学习算法自动生成测试向量，优化测试流程，提高测试效率。例如，通过训练AI模型，可以快速识别芯片设计中的潜在故障模式，并生成针对性的测试向量。此外，AI还可以用于故障诊断，通过分析测试结果，快速定位故障位置。

根据最新的研究，AI技术在DFT中的应用可以将Test vector生成时间缩短30%以上。此外，AI还可以通过优化测试流程，将test coverage提高到99%以上。

（二）新兴技术带来的挑战

新技术

随着芯片制程的不断shrink，新的技术如量子隧穿、leakage问题等逐渐成为测试的难点。此外，新兴的存储技术如STT-MRAM（自旋转移力矩磁阻随机存取存储器）和ReRAM（阻变随机存取存储器）也对DFT技术提出了新的挑战。这些新兴技术不仅需要新的故障模型和测试算法，还需要在芯片设计阶段就考虑其对测试的影响。

成本与面积/功耗开销的平衡

DFT需要在芯片中插入额外的测试逻辑，如scan chain、BIST等，这会增加芯片的面积和功耗。随着芯片集成度的不断提高，如何在满足测试需求的同时，最小化这些开销，是DFT面临的重要问题。例如，在一些高性能计算芯片中，DFT逻辑可能会占用相当比例的芯片面积，导致芯片成本上升，同时也可能影响芯片的性能和功耗表现。

架构的测试难度

现代SoC芯片集成了大量的IP核，包括处理器、存储器、接口等，这些IP核之间的交互复杂，使得测试更加困难。DFT需要考虑单个IP核的测试，还需要考虑整个系统的协同测试，确保各个模块之间的连接和通信没有问题。例如，在汽车电子芯片中，不仅需要测试芯片的功能模块，还需要测试其与外部传感器、执行器的接口，以及在各种工况下的可靠性和安全性。

 

低功耗设计的兼容性

随着芯片向低功耗方向发展，DFT需要与低功耗设计技术兼容。低功耗设计通常会引入多个功率域和电压域，DFT逻辑需要跨越这些域进行测试。例如，在测试过程中，扫描链或扫描使能信号可能需要穿越不同电压域，这就需要在DFT工具中插入电压电平转换单元，增加了设计的复杂性和面积开销。下图Memory group时我们将memory进行分组，在同一组中再进行分步测试, 进行step1 test时我们可以关闭其它部分的clock来降低动态功耗，甚至可以关闭其它部分的电源进一步降低静态功耗和动态功耗。

 

覆盖率与测试向量生成

DFT验证通常需要使用ATE进行测试向量的验证。然而，ATE资源昂贵且稀缺，不同项目之间可能会相互竞争，导致DFT验证无法及时进行。此外，不同ATE测试机台需要不同的pattern文件进行转换，增加了验证的复杂性。

（三）SDFT的重要性

随着芯片系统的复杂度不断增加System-Level DFT(系统级DFT)的重要性日益凸显。系统级DFT不仅需要考虑单个芯片的测试问题，还需要考虑芯片之间的互联以及整个系统的测试策略。通过在系统级引入DFT技术，可以更全面地检测系统中的潜在故障，提高系统的可靠性和性能。

 

6.DFT技术的未来展望

 

DFT技术的发展与芯片制造技术的进步紧密相连。随着芯片制程的不断缩小和复杂度的增加，DFT技术将不断演进，以满足更高的测试需求。未来，DFT技术可能会更加智能化、自动化，借助AI和大数据技术，实现更高效的故障诊断和测试优化。同时，随着量子计算等新兴技术的兴起，DFT技术也将面临新的机遇和挑战。

 

7.总  结

 

DFT作为芯片设计中的关键环节，通过引入扫描链、内建自测试（MBIST）、边界扫描等创新技术，显著提升了芯片的可测试性，将故障覆盖率提升至99%以上，同时将测试成本降低30%-50%。这种技术突破不仅加速了产品上市周期——据统计，DFT可使芯片开发周期缩短20%-30%，还通过早期故障检测减少了后期返工成本。在全球半导体市场持续扩张的背景下（2024年市场规模达6430亿美元，中国芯片设计销售额突破6500亿元），DFT已成为保障芯片良率与可靠性的核心屏障。尤其在AI与量子计算等新兴领域，DFT正面临更高挑战：需适配新型存储技术（如STT-MRAM、ReRAM）的复杂故障模型，同时兼顾低功耗设计中多电压域的协同测试。未来，随着AI驱动的自动生成测试向量技术普及，以及系统级DFT（SDFT）的深化应用，DFT将向更智能、更绿色的方向演进，助力半导体产业在追求极致性能的同时实现可持续发展。