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[CH.1]：Shallow Trench Isolation(STI)Gapfill不良
[CH.2]：Seam不良[CH.3]：Particle 引起的不良
[CH.4]：Deposition Uniformity不良
[CH.5]：Silicide Encroachment / Silicide Stringer不良
[CH.6]：Overhang不良
[CH.7]：Poor Stepp Coverage不良
[CH.8]：绝缘膜的开裂（Crack）缺陷
[CH.9]：Gate Oxide Thinning不良
[CH.10]：Not Open不良
【CH.1】Shallow Trench Isolation(STI)Gapfill不良
第一类不良议题是 STI（浅沟槽隔离）填充不良。隔离工艺可分为沟槽隔离（Trench Isolation）和结隔离（Junction Isolation）。尤其对沟槽隔离而言，它既通过拉开相邻器件的物理间距来定义晶体管的器件域（domain），又承担电学隔离功能。然而在形成 STI 时，如果如图所示沉积（deposition）工艺能力不足，因开口处的 overhang 或沟槽轮廓内的颗粒使得填充（gapfill）不完全，就会形成空洞（void），造成相邻器件之间的场区漏电（field leakage）。结果会使器件特性离散度增大或发生失配（mismatch）；严重时，器件会出现硬失效（hard fail）而无法正常工作。随着制程持续微缩，沉积工艺对高难度 gapfill 技术的需求愈发提高。
【CH.2】Seam不良
第二个是不良 Seam 缝隙缺陷。Seam 与 Void 共同的特点是由于高宽深比 (High AR) 的 Gapfill 能力下降以及 Step Coverage 较差而产生的不良类型。（可以简单理解为它们只是形态上的差异，当 Seam 缝隙严重时就会演变为 Void 空洞）。特别是在先进制程中，为了在一颗芯片内实现高密度与多功能，会集成无数个晶体管 (Tr.) 于 IC 中。为了实现其电学功能，就必须形成大量的 Contact/Via 以及复杂的金属布线 (Metal Routing)。因此，为了连接上下层薄膜之间的金属线而形成的 Contact/Via 孔，其剖面结构越来越呈现高宽深比 (High AR Profile)。如果像上图所示的钨 (W) 金属没有被正确填充 (Gapfill)，则会导致电阻增加，从而引发失效。因此，需要具备优异 Step Coverage 特性的高难度沉积工艺技术。
【CH.3】Particle 引起的不良
由颗粒（Particle）引起的异物性缺陷通常在 Wafer Map 上呈现随机分布，大多数表现为硬性失效（Hard Fail），因此需要强化 CIP（持续改善活动）来降低颗粒的发生。颗粒缺陷一般会导致金属线间的短路，或在 Contact/VIA Hole 中产生 Void，从而引发开路（Open）失效。此外，如果在存在颗粒的状态下进行沉积工艺，受到偏压（Bias）或在沉积过程中，颗粒所在区域可能会释放应力或挥发性气体，进而引起针孔（Pinhole）缺陷。由于颗粒引起的缺陷大多为硬性失效（Hard Fail），除了作为工程师必须保持制造工艺环境的清洁外，几乎没有其他补救措施。而且在良率损失（Yield Loss）中占比很高，因此至关重要。
通常，颗粒缺陷可以分为三类：
1.设备性颗粒（Equipment-induced Particle）
2.工艺反应性颗粒（Process-induced Particle）
3.外来颗粒（External Particle）
从上图也可以推断，设备引起的颗粒一般出现在晶圆边缘（Edge）部分，提示设备的 PM（预防性维护）与排气状态不适当，同时需要重新检查设备输入参数。工艺反应过程中产生的颗粒，通常呈现圆形（Round Shape），可能由于设备故障或工艺条件未优化而导致。最后一种是非反应性或设备性，而是来自外部环境的颗粒。当在颗粒上方形成光刻图形时，由于颗粒残留在图形下方的膜层中，会造成表面高度差（Step Height），从而影响上层图形的完整性。因此，设备的PM周期、工艺条件的优化以及清洁的工艺环境都是控制颗粒缺陷的关键。
【CH.4】Deposition Uniformity不良
在沉积（Deposition）过程中，晶圆（Wafer）上的均匀性不良可能会导致器件特性的变化，并在后续工艺中引发开路/短路（Open/Short）等缺陷。工艺工程师需要在工艺配方（Recipe）中优化工艺温度、压力等沉积条件，同时必须改善晶圆上的 L/B/C/T/R/LT/LB/RB/RT 等位置的均匀性。换句话说，根据晶圆位置来优化均匀的沉积速率（Depo. rate）是沉积工艺工程师的职责。晶圆中心（Center）与边缘（Edge）之间的均匀性（In Wafer Uniformity）不仅在沉积工艺中至关重要，在光刻（Photo）、化学机械抛光（CMP）、刻蚀（Etch）工艺中同样是关键挑战。尤其是随着微细工艺的到来，其重要性进一步提高。在沉积（Deposition）过程中，晶圆（Wafer）上的均匀性不良可能会导致器件特性的变化，并在后续工艺中引发开路/短路（Open/Short）等缺陷。工艺工程师需要在工艺配方（Recipe）中优化工艺温度、压力等沉积条件，同时必须改善晶圆上的 L/B/C/T/R/LT/LB/RB/RT 等位置的均匀性。换句话说，根据晶圆位置来优化均匀的沉积速率（Depo. rate）是沉积工艺工程师的职责。晶圆中心（Center）与边缘（Edge）之间的均匀性（In Wafer Uniformity）不仅在沉积工艺中至关重要，在光刻（Photo）、化学机械抛光（CMP）、刻蚀（Etch）工艺中同样是关键挑战。尤其是随着微细工艺的到来，其重要性进一步提高。
【CH.5】Silicide Encroachment / Silicide Stringer不良
硅化物（Silicide）工艺是为了降低由于金属与半导体结之间功函数差异所形成的肖特基势垒（Schottky Barrier）引起的高接触电阻。所谓自对准硅化物工艺（Salicide, Self-Aligned Silicide）的基本流程可以简要描述如下：首先通过 PVD（物理气相沉积）在晶圆表面整体沉积 Co/Ti/Ni 金属以及钝化层（Capping Layer），随后经过退火（Annealing）处理，使金属原子向硅内部扩散（Diffusion）并形成硅化物层。然而，在实际工艺中，硅化物可能会出现异常生长（Encroachment），从而导致器件的结漏电（Junction Leakage）。这种问题通常受到硅衬底掺杂（Doping）、表面清洗（Surface Cleaning）、Ni 膜厚以及退火条件的显著影响。右侧图示中的硅化物 Stringer，指的是在器件侧壁上残留的硅化物残渣（Silicide Residue）。这类残渣同样会在栅极（Gate）与漏极（Drain）之间形成漏电通道（Leakage Path），进而影响器件性能。
【CH.6】Overhang不良
当出现 Overhang（悬垂现象）时，严重情况下会在下方形成 Void（空洞）。在 PVD（物理气相沉积）工艺中，为了改善 Overhang 问题，通常会使用 Collimator（准直器）来改善。但在 Collimated Sputtering（准直溅射）过程中，颗粒会在 Collimator 上沉积，导致沉积速率下降，因此需要定期更换。在 CVD（化学气相沉积）工艺中，为了改善 Overhang 问题，常采用 HDPCVD（高密度等离子体化学气相沉积）工艺，并通过 Depo-Sputtering 1-Cycle 的方式来实现，该工艺多应用于 Trench（沟槽）制程。然而，由于等离子体密度过高，可能会产生 Plasma Damage（等离子体损伤）引起的 Defect（缺陷），这可能进一步导致 Hump（凸起）现象，以及器件特性的 Variation（波动）和 Mismatch（失配）。因此，为了使 STI（浅沟槽隔离）的薄膜更加致密，有必要在后续工艺中进行 Densification（致密化处理）。
【CH.7】Poor Stepp Coverage不良
需要通过重新评估层间绝缘膜（Interlayer Dielectric, ILD）沉积配方（Deposition Recipe）以及更换材料，来提升 Step Coverage（步进覆盖率）并重新评估实现无空洞（Void Free）的工艺。
【CH.8】绝缘膜的开裂（Crack）缺陷
绝缘膜（Insulating Layer）在器件之间的层间隔离等方面起着重要作用。特别是随着微细工艺的发展，为了降低金属线传输信号的 RC 延迟，在 ILD/IMD 层中采用了低介电常数（Low-k）材料技术。这些材料通过掺杂碳或人为形成多孔结构甚至 Airgap（空气隙）来实现低介电常数。然而，由于多孔结构的存在，这类材料在机械上非常脆弱，容易产生开裂（Crack）缺陷。
【CH.9】Gate Oxide Thinning不良
Gate Oxide（栅氧化层）的厚度是决定器件 Gox BV（Breakdown Voltage）、可靠性 以及 Vth（阈值电压） 特性的重要参数之一。如上所述，Gate Oxide 的局部变薄现象在特定 LOT 的 Gate Oxide 工艺过程中，需要严格检查工艺前后是否存在异常情况。（由于对器件特性极为关键，这必然会影响产品的正常工作。）
【CH.10】GNot Open不良
Not Open 缺陷是半导体芯片中典型的 Hard 故障类型之一。特定 Contact 出现 Not Open 现象时，需要考虑多种可能的原因，包括颗粒（Particle）因素、光刻对准（Photo Align）问题、沉积均匀性（Deposition Uniformity）以及蚀刻均匀性（Etch Uniformity）等。在防止此类 Hard 故障的 Layout 设计上，可以通过禁止单一 Contact/VIA 孔，而形成双孔或更多孔的 Contact/VIA 来改善 Hard 故障引起的良率损失（Yield Loss）。但是，如果将单一 Contact/VIA 增加为多个，会导致 Chip 尺寸增大，从而降低设计竞争力。
来源：Internet
关键词：
半导体
蒸发工艺
不良案例
